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1.教育背景——电气工程、微电子、计算机工程或相关专业本科及以上学历，2026/2027届毕业生。2.数字基础与RTL——具备扎实的数字设计基础（状态机设计、数据通路设计、建立/保持时序、复位策略、时钟域）；熟练掌握Verilog/SystemVerilog及常用仿真工具。3.流程与协议——熟悉ASIC设计流程，理解逻辑综合、静态时序分析与形式验证的基本概念；至少理解APB/AHB/AXI-Lite之一的信号与时序细节。4.编程与素质——熟练掌握C/C++，能使用C对硬件建模并进行协同仿真；学习能力强，技术表达清晰。
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