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岗位职责:熟练使用verilog/VHDL, Syntem verilog硬件描述语言,有RTL开发经验者优先。熟悉Python,perl,TCL和shell等编程语言,有脚本开发经验者优先。熟悉中后端设计流程,有使用DesignCompiler/Genus 综合工具,时序收敛工具(PT)者优先。了解STA 和timing signoff 流程,熟悉SDC基本概念,有SDC编写经验者优先实习说明:1、实习时间半年起,微电子及相关专业; 2、可配合做毕业设计,表现优异者有留用机会;3、提供完善的中端流程培训;
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