岗位职责： 1、负责中大规模芯片子模块和top模块逻辑综合、形式验证以及functional ECO工作； 2、负责对先进工艺高速IP 的physical-aware synthesis与集成； 3、负责跟设计人员迭代优化时序； 4、负责与DFT团队协作，完成netlist以及scandef，sdc的交付； 5、开发优化hierarchical逻辑综合流程，细化分析timing report，快速精确定位问题并给出解决方案； 6、负责全芯片或者block的布局布线；完成芯片的整体规划，包括布局，电源地网络、关键模块摆放、可靠性设计规划； 7、负责全芯片STA分析和signoff工作。 任职要求： 知识技能要求： 1、微电子、电子工程等相关专业本科或本科以上学历；2、5~7年以上数字中后端物理实现工作经验，有成功流片经验优先； 3、熟悉时序约束的编写和检查, 以及大规模SOC 静态时序分析流程与signoff； 4、熟悉基于UPF 的low power 实现方法及验证； 5、熟悉Synopsys/Cadence/Calibre中后端设计流程和TimingSign-off流程； 6、熟悉tcl,perl，csh等常用处理语言中的一种或多种； 7、熟悉CMOS工艺流程，了解ESD保护和LATCHUP防护机理； 8、具有28nm/16nm、14nm设计经验者优先考虑； 9、有良好的英语读写能力 学历要求：本科 外语要求：CET-4 专业要求：电子专业类优先 工作经验：5年以上数字中后端物理实现工作经验

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