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任职要求： 1，具备一定的Verilog RTL开发能力，熟悉FPGA基本开发和调试流程（Vivado/Quatus），有基本的时序分析概念。 2，具备一定的RTL仿真能力，如VCS、Modelsim等，有一定的测试激励开发能力。 3，具备一定的硬件基础知识（PCB和电子元器件），了解示波器、万用表、逻辑分析仪等常用调试工具的基本使用方法。 4，掌握Python/TCL脚本，有一定的脚本应用能力。 5，有较强的逻辑思维能力和创新能力，对繁琐事务有耐心。
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