岗位职责： 制定并维护时序约束，完成逻辑综合与静态时序分析，确保设计在目标频率下稳定工作； 搭建并维护可测试性设计结构，包括扫描链、存储器内建自测试等，生成测试向量并支持 ATE 测试与良率分析； 参与系统级验证，基于 UVM/SystemVerilog 构建验证环境，提取测试点、开发测试用例、分析覆盖率，保障功能完整性； 与前端设计、后端 PR、测试团队紧密协作，完成 RTL/网表/约束质量检查，推动设计迭代优化，输出技术文档与交付件，支撑芯片从仿真、综合、验证到流片与量产的全流程闭环 任职要求： 本科及以上学历，微电子、集成电路、电子、计算机或相关专业； 熟悉数字电路与 ASIC 设计流程，有实际芯片实现或验证经验； 掌握逻辑综合、静态时序分析、可测试性设计（如 Scan、MBIST）及系统级验证（UVM/SystemVerilog）中的多项技能，能够独立承担其中核心工作； 熟练使用主流 EDA 工具，包括但不限于 DC/Genus、PrimeTime/Tempus、Formality、Tessent/DFT Compiler、VCS/Questa 等； 熟练使用 Python、Perl、Tcl、Shell 等脚本语言，具备自动化与流程优化能力； 具备良好的问题分析能力、沟通能力与团队合作精神，能够在跨职能团队中推动问题解决 加分项： 有 28nm 及以下先进工艺量产经验； 有 SRAM 或 Memory Compiler 集成与验证经验； 有车规或工业级芯片开发经验； 同时具备 DFT、STA、验证复合背景

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