岗位职责

负责 GPU/AI 芯片存储子系统的整体架构设计与优化，涵盖 DRAM/LPDDR/HBM 控制器、多级 Cache（L1/L2/LLC）、MMU/SMMU、片上互连与带宽仲裁等核心组件；

制定存储子系统的架构方案与微架构规格（Micro-architecture Spec），针对 AI 训练/推理、图形渲染等负载特征，优化带宽、延迟、容量与功耗的平衡（PPA）；

主导存储子系统性能建模与架构探索（C++/SystemC 等），分析 workload 访存行为，识别带宽瓶颈，为 Cache 层级与替换策略、预取、调度仲裁、内存通道配置等关键决策提供量化依据；

负责 HBM/DRAM 子系统关键技术决策：堆叠配置、通道规划、ECC/RAS 方案、低功耗策略（DVFS/温度节流）等，并与封装、SoC 集成团队协同完成系统级方案；

定义 MMU/地址翻译架构（Page Table Walk、TLB 层级、多进程隔离/StreamID、虚拟化 Stage-2），支撑多租户与虚拟化场景；

与 RTL 设计、验证、驱动软件团队紧密协作，推进架构落地，参与设计评审并把控实现与架构一致性；

跟踪存储技术演进（HBM3e/HBM4、LPDDR6、CXL、近存计算等），制定存储子系统的技术路线图。

任职要求

微电子、计算机、电子工程等相关专业，本科及以上学历，5 年以上芯片架构/设计经验，其中 3 年以上存储子系统相关经验；

精通存储子系统架构原理：Cache 一致性协议（MESI/MOESI）、DDR/LPDDR/HBM 控制器架构、MMU/页表翻译机制、QoS 与带宽管理；

深入理解 GPU/AI 负载的访存特征（如 Transformer 的 weight 激活访问模式、图形渲染的 tile 访问），能针对性优化架构；

熟练使用 C/C++（SystemC 经验优先），具备性能建模与数据分析能力；熟悉 Python 者优先；

熟悉 AMBA/AXI/ACE/CHI 等总线协议及 SoC 集成；

良好的英文文档读写能力，能独立撰写架构规格文档；

沟通协作能力强，具备跨团队（架构/RTL/DV/软件/封装）协作经验。

加分项

有 GPU/NPU/AI 加速器存储子系统（ARM CMN、NVIDIA、AMD 或自研 IP）架构或设计经验；

有 HBM 子系统设计、3D 封装（CoWoS 等）协同经验；

有 Cache 一致性网络、CXL 内存扩展或近存计算（PIM）预研经验；

有 SMMU 虚拟化、多进程隔离（StreamID/MID）设计经验；

有功耗建模或 PPA 联合优化经验；

有顶会论文（ISCA/MICRO/HPCA/DAC）或核心专利。

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