岗位职责

1. 多Die系统DFT架构设计：负责Chiplet架构下全芯⽚DFT体系规划，覆盖单Die内扫描测试、存储器BIST、逻辑BIST、边界扫描设计，以及Die2Die互联（UCIe、HBM、⾃研⾼速互联）的测试架构；定义测试访问机制、测试模式划分、测试时钟与电源域⽅案，保障从晶圆测试、封装测试到系统级测试的全流程可测性。

2. DFX与全系统可调试性设计：负责芯⽚全层级DFX（设计可调试性）架构规划，计算内核调试电路架构设计，设计⽚上故障注⼊、错误追踪、性能探针、逻辑分析单元，构建跨Die的调试访问通路与带外管理接⼝；⽀持芯⽚bring-up、硅后调试、线上故障定位的全⽣命周期可观测需求，匹配⾼端GPGPU的复杂系统调试场景。

3. 良率Harvest与冗余架构设计：主导芯⽚良率收割（Harvest）架构⽅案设计，针对计算簇、缓存阵列、IO接⼝、Die间互联等核⼼模块定义冗余替换与故障屏蔽机制；设计分级降级运⾏架构，⽀持坏Die、坏模块的动态/静态屏蔽，实现不同算⼒规格产品的良率复⽤，最⼤化先进⼯艺下的产品出货率与成本收益。

4. 量产测试与失效诊断架构：规划量产测试策略与测试向量架构，对接ATE测试平台，在保障测试覆盖率的前提下优化测试时⻓与测试成本；设计失效定位与诊断机制，⽀持硅后失效分析、良率瓶颈快速定位，协同⼯艺与设计团队推动良率持续提升。

5. 封装与多Die协同测试优化：协同封装团队开展Chiplet封装级测试⽅案设计，覆盖中间测试、成品测试阶段；评估2.5D/3D堆叠、混合键合等不同封装形式下的测试挑战，优化测试通路与测试流程，降低封装测试成本与失效⻛险。

6. 协同落地与⽅法学建设：与各⼦系统架构、前端设计、验证、后端物理、封装、量产测试团队紧密协作，推动DFT/DFX/Harvest相关模块的RTL实现、功能验证与时序收敛；建设先进⼯艺多Die芯⽚的DFT/DFX设计、良率评估的标准化⽅法学与⾃动化⼯具链。

任职要求

1. 教育背景：硕⼠及以上学历，微电⼦、电⼦⼯程、计算机体系结构或相关专业。

2. ⼯作经验：

8年以上芯⽚设计经验，其中⾄少3年DFT/DFX架构设计或量产良率优化经验。

具备⾄少⼀款7nm及以下先进⼯艺芯⽚的成功流⽚与量产经验，有⼤型计算芯⽚（GPGPU、AI芯⽚、⾼端CPU）DFT设计经验。

有Chiplet多Die系统、2.5D/3D封装的DFT设计或良率Harvest项⽬经验者优先。

3. 专业技能

熟悉计算架构内部调试接口及使用方法。

精通芯⽚DFT全流程设计⽅法学，深⼊掌握扫描链、ATPG、存储器BIST、逻辑BIST、边界扫描、JTAG/IEEE 1149.1等核⼼测试技术。

熟悉Die2Die互联接⼝（UCIe、HBM、⾼速SerDes）的测试⽅案，具备多Die系统级测试架构设计能⼒。

掌握良率Harvest设计原理，具备模块级冗余、故障屏蔽、分级降级架构的设计与评估经验，能够建⽴良率收益分析模型。

熟练使⽤主流DFT EDA⼯具（如Synopsys Tessent、Cadence Modus等），具备DFT流程⾃动化开发能⼒。

具备扎实的RTL设计能⼒（Verilog/SystemVerilog），能够指导核⼼测试与冗余模块的设计与验证。

掌握Python、Perl、Tcl等脚本语⾔，可⽤于测试流程开发、良率数据分析与⾃动化⼯具建设。

4. 综合素质：

具备系统级全局思维，能够在测试覆盖率、良率收益、⾯积开销、性能损耗之间做出合理的架构权衡。

具备优秀的跨团队协作与沟通能⼒，能够与架构、设计、后端、封装、量产测试团队⾼效协同推进项⽬。

有技术团队管理或核⼼架构决策经验者优先。

加分项

有⾼端GPGPU、AI训练芯⽚或服务器级处理器的全流程DFT/DFX与良率架构设计经验。

主导过Chiplet多Die系统的良率Harvest⽅案落地，实现显著的良率提升与成本优化。

具备3D堆叠、混合键合等先进封装下的测试架构设计与量产经验。

有国际发明专利或测试/良率领域顶级会议（ITC、VLSI、Hot Chips）论⽂发表记录。

熟悉5nm/3nm等先进⼯艺的失效模式与良率模型，有⼯艺-设计协同良率优化经验。

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