岗位职责

1. ⽚上互联架构设计：负责⾼性能AI芯⽚的NoC拓扑选型、路由算法设计、QoS机制定义，⽀持多核、多

簇、多级缓存系统间的低延迟⾼带宽通信。

2. ⽚间互联规划与实现：主导Chiplet架构下的Die2Die互联设计，包括UCIe、BoW、HBM、WoW等接⼝的

集成与协议适配，⽀持多芯⽚扩展与异构集成。

3. 带宽与延迟建模分析：构建互联系统的性能模型，进⾏带宽压⼒测试、延迟仿真与瓶颈分析，优化数据

流路径与仲裁策略。

4. QoS与⼀致性⽀持：设计⽀持多优先级、多租⼾的QoS机制，确保实时性与公平性；协同缓存⼀致性协

议实现全局共享内存模型。

5. 低功耗互联设计：结合DVFS、时钟⻔控、动态链路调频等技术，优化互联模块的功耗与能效，⽀持多种

低功耗模式。

6. 协同设计与流程建设：与前端设计、后端实现、封装团队紧密协作，推动NoC的RTL实现、综合、物理布

局与验证流程；推动互联设计⾃动化与建模⽅法学建设。

任职要求

1. 教育背景：硕⼠及以上学历，微电⼦、计算机体系结构、电⼦⼯程、通信⼯程或相关专业。

2. ⼯作经验：

8年以上芯⽚设计经验，其中⾄少3年NoC或⽚上互联系统架构设计经验。

具备⾄少⼀款⾼性能计算芯⽚（如GPU、CPU、AI芯⽚）成功流⽚经验，熟悉12nm及以下⼯艺节

点。

有Chiplet、多芯⽚系统或Die2Die接⼝（如UCIe、PCIe、CXL）项⽬经验者优先。

3. 专业技能

深⼊理解NoC拓扑（Mesh、Torus、Crossbar等）、路由算法、流控机制与QoS调度。

熟悉AMBA协议（AXI、ACE、CHI），具备多核⼀致性协议设计经验者优先。

掌握Die2Die接⼝标准（如UCIe、HBM、SerDes）及物理层集成⽅法。

熟练使⽤NoC建模与仿真⼯具（如NoC Explorer、Gem5、SystemC）或⾃研建模⼯具。

具备RTL设计能⼒（Verilog/SystemVerilog），能够指导团队完成关键模块实现。

熟悉脚本语⾔（Python、Perl、Tcl）⽤于流程开发与数据分析。

4. 综合素质

具备系统级思维，能够在性能、功耗、⾯积、延迟之间做出合理权衡。

具备优秀的跨团队协作与沟通能⼒，能够与架构、设计、验证、后端、封装团队⾼效配合。

有技术团队管理或架构决策经验者优先。

加分项

有GPGPU、AI训练芯⽚或⾼性能计算芯⽚互联架构设计经验。

熟悉UCIe标准，参与过Chiplet互联标准制定或落地项⽬。

具备光互连、硅光⼦、混合键合等前沿互联技术研究经验。

有国际专利或顶级会议论⽂（如ISCA、MICRO、Hot Chips、VLSI）发表记录。

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